DWD 반도체 이야기

7.11.0 회로 시뮬레이션을 위한 MOSFET 콤팩트 모델> 회로 설계자는 많은 MOSFET이 포함된 회로를 빠르고 정확하게 시뮬레이션할 수 있다.> MOSFET의 동작은 여러 수식으로 모델링되며, 이를 Compact Model 이라고 한다.> 소형 모델은 반도체 기술과 설계를 연결하는 중요한 역할을 한다.> 1997년에 BSIM이 첫 산업 표준 모델로 채택되었다.> 소형 모델은 빠른 시뮬레이션이 가능하며, 트랜지스터의 전류-전압 특성, 커패시턴스, 누설 전류 등을 포함한다.

7.10.0 소자 및 공정 시뮬레이션 > 소자 시뮬레이션 소프트웨어는 복잡한 수식을 정확하게 해결해 소자의 동작을 빠르게 예측할 수 있다.> 이를 통해 실험을 줄이고 시간과 비용을 절약할 수 있다.> 공정 시뮬레이션은 마스크 패턴, 주입량, 온도 등의 정보를 받아 소자의 구조를 만든다.> 이 구조는 소자 시뮬레이터로 입력되어 더 자세한 분석이 가능하다.

7.9.0 출력 컨덕턴스  > 출력 컨덕턴스(Output Conductance)는 트랜지스터 전압이득을 제한한다.   > 출력 컨덕턴스 g_ds는 Idsat/Vds 기울기이다.   > Vds > Vdsat 조건에서 Idsat은 완전히 포화된다.   > 하지만 실제로 완전히 포화되지 않고 Vds에 따라 약간 증가하는 경향을 보인다.   > Idsat의 완전한 포화를 위해 g_ds가 작은것이 바람직하다.   > g_ds는 Vt Roll Off는 출력 컨덕턴스와 밀접한 관련이 있다.   > Vds 증가함에 따라 Vt가 감소한다.   > Drain과 Channel의 Coupling에 의하 출력 컨덕턴스가 발생한다.   > Drain 전압이 높고 Channel에 대한 Drain 전압의 영향력이 높으면 g_ds가 ..

7.8.2 FinFET 멀티게이트 MOSFET > Channel 표면 아래 누설 경로를 제거하는 또 다른 방법은 Mulit Gate이다.   > Channel 양쪽에 Gate를 형성하여 Gate보다 먼 곳에서 누설전류가 생기는 것을 방지한다.   > 이는 Wdep(공핍 두께) 와 Xj(Source/Drain 두께)를 줄여 Vt Roll Off를 억제할 수 있다.   > MOSFET Lg가 수 nm까지 줄일 수 있다.   > 양 쪽의 Gate가 동일한 전압이 가해지기 때문에 Body가 완전 공핍되며   > Ioff는 아주 작다.   > 또한 Gate 개수에 따라서 Channel이 형성되어 Ion은 더 커진다.   > Gate의 개수가 많아질수록 좋다.   > Body 3면을 둘러싸도록 Si를 Fin 구조를..