DWD 반도체 이야기

5.9 반전 및 축적 전하층 두께 > Si-SiO2 표면의 반전층 전하는 면 전하 상태로 분포하지 않는다. > 실제로는 슈뢰딩거 방정식과 포아송 방정식의 해로 산포가 결정된다. > Tinv는 Si-SiO2 계면 아래의 반전층 전하의 분포 중심까지의 거리로 정의된다. > 그림 2. 은 반전층 두께 Tinv과 Vg 함수로 나타낸 결과이다. > Vg가 클 때 Tinv 값은 1.5nm 정도이고 Vg가 작을 때 3nm 정도이다. > 전자 반전층은 정공 반전층보다 두께가 얇으며 이는 전자의 유효 질량이 더 작기 때문이다. (같은 전하량이지만, 부피가 작아서 두께가 얇아 보인다라고 이해면 되려나?) > 이러한 결과로부터 반전층은 Si-SiO2 계면이 나닌 Tinv에 해당하는 유효 거리만큼 떨어진 지점에 존재한다. >..

5.8.0 폴리실리콘 게이트 공핍 (유효 Tox 증가) > P+ Gate에 N type Si의 기판을 갖는 MOS 커패시터가 있다고 생각해 보자. > 그림 1. (a)는 P+ Gate - N Si Sub MOS 구조에 Gate에 전압이 가해진 밴드 다이어그램이다. > Vg가 충분히 가해져서 SiO2-Si 표면에 반전된 상태이다. > Gate 에너지 밴드를 살펴보면 전속(Electric Flux)의 연속성을 유지하기 위해 밴드가 구부러진다. > 구부러진 구간은 Gate 내의 공핍층 형성됨을 보여준다. > Gate 내의 공핍층은 Cpoly 값을 만들어내고 Cox와 직렬로 연결된 것으로 생각할 수 있다. > 이러한 폴리공핍 현상은 커패시터의 두께의 유효값 Tox를 Wdpoly/3 만큼 증가시킨다. (ϵ_ox/..

5.7.0 산화막 전하 Vfb와 Vt 변경 > MOS 이론에선 Gate 절연막 Ox 내에 존재하는 전하들은 무시하였지만 실제론 그렇지 않다. > 그림 1. (a)에서 산화막 내에 전하가 없으면 평탄 밴드 전압 Vfb는 Gate와 Si의 일함수 차이이다. > 산화막 내 전기장을 V = -Qox/Cox 만큼 전위차를 발생시킨다. > 그림1. (b)는 Si-SiO2 표면에 산화막 전하가 존재하면 Vfb는 Vfb0와 차이가 발생한다. > 표면에 있는 전하로 인해 Band가 Flat 하기 위해서는 그만큼 전압이 가해져야 한다. > 산화막 내의 전하들은 Vfb 값이 변화시키고 이는 Vt에도 변화를 준다. > 산화막 전하는 몇 가지 종류가 있다. 1. Fixed 산화막 전화 2. Interface Trapped 산화..

5.6.0 MOS 커패시터의 C-V 특성 > MOS C-V 측정은 Gate 산화막의 두께, 기판의 농도, Vth 및 Vfb를 구할 때 많이 사용된다. > Gate 전압 Vg에 따라 C-V Curve를 구분할 수 있다. > 축적 영역에선 MOS 커패시터는 그림 1. (a)와 같이 Cox(산화막) 값을 갖는 커패시터이다. > Vg가 더 가해지면 공핍 영역이 생기면서 Cox와 Cdep(공핍층)이 직렬로 연결된 두 개의 커패시터로 나타낸다. > AC 소신호 전압이 인가되면 공핍층 두께 Wdep가 해당 주파수에서 약간의 변화가 있다. > 이에 따라 AC 전하는 공핍층 하단에서 나타단다. > Gate 전압이 Flat Band 전압 Vfb보다 증가하면 Wdep가 확장을 하고 Cdep 감소하면서 전체 C도 감소한다. ..