DWD 반도체 이야기

4.6.0 정 바이어스 캐리어 주입 > PN 접합에 정 바이어스(PN 방향으로 전압)를 걸어주면 에너지 장벽 높이가 ∅-V로 감소된다. > 이는 PN 접합 내부에서 발생한 Built In Voltage에 의한 Drift 전계를 축소시킨다. > Drifit와 Diffusion의 평형이 깨지게 되고 전자들이 N 쪽에서 P로 이동하게 된다. > P쪽의 소수 캐리어들이 공급이 되기 때문에 이를 소수 캐리어 주입이라고 한다. > 정공은 전자와 반대로 P에서 N으로 주입된다. > 따라서 장벽이 높았을 때와 비교해보면 낮았을 때 더 많은 수의 전자와 정공이 경계면 근처 xp, xn에 존재하게 된다. (그림 2) > 공핍층이 작아지면서 Efn은 xp까지 일정하게 유지된다고 가정하면 xp의 전자 농도를 구할 수 있다. ..

4.5.0 접합 항복 > PN 접합에 역 바이어스가 걸리면 무시될 정도의 작은 전류가 흐른다. > 접합 항복(Junction Breakdown)만큼 역전압이 걸리면 전류가 크게 흐른다. > 접합 항복 상태여도 파괴되는 현상은 꼭 아니다. > 따라서 역방향 항복 상태에서 안전하게 동작할 수 있다. > 전류가 변화되어도 전압이 동일한 특성을 이용한 소자를 제너 다이오드라고 한다. > 항복 전압이 3.7V이면 전압이 높게 걸려도 3.7V만 걸린다. (파괴되지 않도록 적절한 R이 필요하다) 4.5.1 피크 전계 (Peak Electric Field) > PN 접합에서 피크 전계(Epeak)까지 도달했을 때 접합 항복이 발생한다. > 전계 식을 통해 항복 전압(VB)을 구할 수 있다. 4.5.2 터널링 항복 (T..

4.4.1 커패시턴스-전압 특성 > 커패시턴스는 두 평행한 전도체 판이 겹치는 면적 A와 평행판 사이의 유전율 ε에 비례하고 평행판 사이 거리 d에 반비례 한다. (C = εA/d) > PN 접합의 공핍층은 전기적으로 중성이기 때문에 유전층 역할을 하고 P와 N 반도체는 평행한 전도체 판을 갖는 커패시터로 모델링할 수 있다. > Wdep는 공핍층의 Width 이고 A는 PN 접합의 면적이다. > 커패시턴스 Cdep는 소자와 회로에 필요하지 않은 용량성 부하가 될 수 있다. (ex. RC Delay) d > Cdep는 접합의 면적을 줄이거나 Wdep를 증가시켜 낮출 수 있다. > Wdep는 PN 접합에 역 전압 Vr을 가해주거나 도핑 농도를 줄이면 증가시킬 수 있다. > 도핑 농도 낮은 곳의 Wdep는 크..

4.3.1 PN 접합 역 바이어스 > NP 방향으로 전압이 가해질 때 역방향 바이어스가 걸렸다고 한다. > 역 바이어스 상태에서는 매우 작은 전류가 흐른다. > N type에 전압이 걸리면 N type 반도체 EBD(Energy Band Diagram)가 전압만큼 내려가게 된다. > NP 방향으로 전자가 이동할 수 있는 Potential Barrier가 증가하고 전자들이 넘어가기 힘들다. > P에는 전자가 거의 없기 때문에 P에서 N으로 넘어오는 전자는 매우 적다. > 정공도 마찬가지로 Potential Barrier에 막혀 P에서 N으로 넘어오기 힘들다. > N에서 P로는 넘어가기 쉬우나 N에는 정공이 거의 없다. > 역 전압이 걸리게 되면 공핍층이 넓어지게 된다. > 커진 공핍층은 그것에 걸린 큰 전..