DWD 반도체 이야기

4.4.1 커패시턴스-전압 특성 > 커패시턴스는 두 평행한 전도체 판이 겹치는 면적 A와 평행판 사이의 유전율 ε에 비례하고 평행판 사이 거리 d에 반비례 한다. (C = εA/d) > PN 접합의 공핍층은 전기적으로 중성이기 때문에 유전층 역할을 하고 P와 N 반도체는 평행한 전도체 판을 갖는 커패시터로 모델링할 수 있다. > Wdep는 공핍층의 Width 이고 A는 PN 접합의 면적이다. > 커패시턴스 Cdep는 소자와 회로에 필요하지 않은 용량성 부하가 될 수 있다. (ex. RC Delay) d > Cdep는 접합의 면적을 줄이거나 Wdep를 증가시켜 낮출 수 있다. > Wdep는 PN 접합에 역 전압 Vr을 가해주거나 도핑 농도를 줄이면 증가시킬 수 있다. > 도핑 농도 낮은 곳의 Wdep는 크..

4.2.1 공핍층의 전계와 전위 그리고 폭 > 포아송 방정식(Poisson's Eqeuation)을 이용하면 공핍층(Depletion Layer)의 전계와 전위를 구할 수 있다. > 포아송 방정식에 N, P type 구간을 나눠서 적분하면 전계를 구할 수 있다. > xp의 크기는는 P type 반도체의 공핍 층의 폭이며 xn의 크기는 N type 반도체의 공핍층의 폭이다. > 공핍층의 폭은 도펀트 농도에 반비례한다. > 도핑을 많이 한 쪽의 폭이 더 좁아진다. > 공핍층은 상대적으로 도핑을 적게 한 쪽으로 침투가 많이 되고 강하게 도핑된 물질의 공핍층의 폭은 무시될 수 있다. > 금속에는 공핍층이 없다. > 공핍층의 전계는 포아송 방적식을 이용해 구한 전계 E를 한 번더 적분하여 구할 수 있다. > V는..