DWD 반도체 이야기

3.2.1 실리콘의 산화 > 실리콘의 산화물은 SiO2이다. > SiO2는 여러 목적으로 사용되며 그중 하나는 도펀트를 주입시킬 때 마스크 역할이 있다. > 단결정 Si 표면 위에 도펀트 Implantation을 하게 되면 Si 결정 사이로 도펀트 원자가 원하지 않는 잎으로 빠져나가는 Channeling 효과를 줄을 수 있다. > Channeling을 줄일 수 있는 이유는 단결정 Si 위에 형성된 SiO2 막질은 Si 보다 더 Amorphous 하기 때문이다. > SiO2는 실리콘 MOSFET에선 필수이다. > FET(Field Effect Transistor)를 구현하기 위해 Metal 과 Si 사이에 절역막은 필수이며 SiO2가 보통 사용된다. > 또한, 배선을 여러 Layer로 구성할 때 서로 다른..

3.1.1 소자 제조 > 대부분의 반도체 제조 회사에서 Si 웨이퍼를 구매하는 것으로 제조 공정이 시작된다. > 큰 반도체 Fab은 매다 Si 웨이퍼 40k 이상 처리할 수 있다. > 반도체 소자 제조 공정의 간단히 한다면 a) SiO2 형성 b) 산화물의 선택적 제거 c) 웨이퍼 표면에 도펀트 주입 d) 웨이퍼 내로 도펀트 확산 > 이 공정들과 다른 제조 단계를 조합하면 반도체 소자와 회로를 만들 수 있다. > 웨이퍼 기판 위 층층이 회로를 만드는 방법을 평면 기술(Planar Technology)이라고 한다. > 평면 기술의 이점은 Si 웨이퍼 전반에 적용이 된다는 것이다. > 정밀도를 높여서 동일 웨이퍼 크기에 많은 회로 Chip들을 만드는 것은 큰 경제적 이점을 가진다. 3.1.1 Fabricat..

2.8.1 준 페르미 레벨 (Quasi Fermi Level) > np ≠ ni^2 이면 반도체는 열 평형상태에 있지 않다. > 전자와 정공은 서로 평형 상태가 아니다. > 과잉 캐리어가 많거나 적어서 재결합 비율과 생성 비율이 달라지는 상태이다. > 열 평형상태가 아니면 유용한 Mass Action Law (np = ni^2)를 사용할 수 없고 > 단 하나의 페르미 레벨을 갖지 않게 된다. > 준 페르미 레벨(Efn, Efp) 도입하면 해결할 수 있다. > 전자와 정공이 평형상태가 아니어도 각각의 평형상태에 있을 수 있다. > 전자와 정공 각각의 페르미 레벨을 Efn, Efp라고 표현한다. > 전자와 정공이 열 평형상태에 있다면 Efn = Efp이다. > 아래 식들을 통해 평형사애의 관계식을 활용할 수..

2.7.1 열 생성 (Thermal Generation) > 생성(Generation)은 재결합(Recombination)과 반대되는 개념이다. > 온도가 0이 아니면 전자-정공 쌍(EHP) 계속적으로 생성된다. > 이를 열 생성이라고 한다. > 열 에너지로 인해 생성된 전자와 정공은 다시 재결합에 의해 소멸된다. > 만약 n' = p' = 0 이면 열 생성과 재결합 비율은 같다. (n', p'를 모른다면 이전 글 참고 https://debonair91.tistory.com/30) > n' > 0 이면 과잉 캐리어가 많아지기 때문에 열 생성 비율보다는 재결합 비율이 더 존재한다. > n' np = ni^2 일 때 열 생성의 비율은 재결합 비율과 같다. > np > ni^2 일 때 재결합 비율이 높다. >..