5.9 반전 및 축적 전하층 두께(Oxide Thickness Under Inversion and Accumulation Condition)

5.9 반전 및 축적 전하층 두께 

 > Si-SiO2 표면의 반전층 전하는 면 전하 상태로 분포하지 않는다.

 

 > 실제로는 슈뢰딩거 방정식과 포아송 방정식의 해로 산포가 결정된다.

그림 1. 반전층 전자 평균 위치 및 산포

 

 

 > Tinv는  Si-SiO2 계면 아래의 반전층 전하의 분포 중심까지의 거리로 정의된다. 

 

 > 그림 2. 은 반전층 두께 Tinv과 Vg 함수로 나타낸 결과이다.

그림 2. P-sub에서 전자, N-Sub에서의 정공에 대한 평균 반전층 두께

 

 

 > Vg가 클 때 Tinv 값은 1.5nm 정도이고 Vg가 작을 때 3nm 정도이다. 

 

 > 전자 반전층은 정공 반전층보다 두께가 얇으며 이는 전자의 유효 질량이 더 작기 때문이다.

(같은 전하량이지만, 부피가 작아서 두께가 얇아 보인다라고 이해면 되려나?)

 

 > 이러한 결과로부터 반전층은 Si-SiO2 계면이 나닌 Tinv에 해당하는 유효 거리만큼 떨어진 지점에 존재한다. 

 

 > 다르게 표현하면, 절연층 두께 Tox가 실제적으로 Tinv/3 만큼 두꺼워졌다고 볼 수 있다. 

 

 > Tinv/3의 3은 ϵ_ox/ϵ_si의 값이다. (참조)

2023.12.11 - [Semiconductor(반도체)] - 5.8 폴리 실리콘 게이트 공핍(Poly-Depletion Effect)

5.8 폴리 실리콘 게이트 공핍(Poly-Depletion Effect)

 

 > 그림 3. 은 공핍 상태에서 반전층으로 전이할 때 C-V Curve의 변화를 설명한다.

 

그림 3. C-V Curve 등가회로 (a) 공핍 + 반전 (b) 공핍 (c) Vg가 Vt 근접 (d) 강반전

 

 > 그림 3. (a)는 공핍과 반전이 존재하는 일반적인 상태를 나타낸다. 

 

 > 공핍 상태에선 Cinv와 Poly 공핍이 매우 작기 때문에 무시 가능하여 그림 3. (b)의 등가회로로 표현 가능하다. 

 

 > Vg가 증가하여 Vt에 근접하면 반전층이 형성되고 Cinv 증가한다. 

 

 > 반전층과 공핍층이 공존하면서 Cdep과 Cinv는 그림 3. (c)처럼 병렬 구조로 표현이 가능하고 전체 C는 증가하게 된다.

 

 > 반전층 전하가 Si-SiO2 계면에 위치하지 않고 Vg에 따라 변하는 어느 지점에서 위치하여 커패시턴스는 Cox 근처로 완만하게 증가한다. 

 

 > Vg값이 충분히 커지면 Gate 내 공핍층이 커지면서 Cpoly로 인해 전체적인 C값은 감소한다. 

 

 > 측정을 통해 Tinv과 Wdpoly로부터 Tox를 정확히 구분하기 어렵기 때문에 전기적 산화막 두께 Toxe가 전체적인 두께를 대변한다. 

 

 > Toxe는 유효 게이트 커패시턴스 Coxe에 상응하는 두께이다. 

 

 > Toxe는 다음과 같이 표현될 수 있으며 숫자 3은 ϵ_ox/ϵ_si의 값이다.

 

 > 통상적으로 Toxe는 Tox보다 6~10Å 정도 두껍다.

 

Reference 

-. Chenming Calvin Hu, Modern Semiconductor Devices for Integrated Circuits, PEARSON(2013)